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1.713亿个/mm !台积电5nm晶体管密度最新估计:比7nm提高88%

2020-03-25 08:19:17 来源:EETOP

台积电已在本月开始5nm工艺的试产,第二季度内投入规模量产,苹果A14、华为麒麟1020、AMD Zen 4等处理器都会使用它,而且消息称初期产能已经被客户完全包圆,尤其是苹果占了最大头。

台积电尚未公布5nm工艺的具体指标,只知道会大规模集成EUV极紫外光刻技术,不过在一篇论文中披露了一张晶体管结构侧视图。

5nm密度估算

WikiChips经过分析后估计,台积电5nm的栅极间距为48nm,金属间距则是30nm,鳍片间距25-26nm,单元高度约为180nm,照此计算,台积电5nm的晶体管密度将是每平方毫米1.713亿个。

相比于初代7nm的每平方毫米9120万个,这一数字增加了足足88%,而台积电官方宣传的数字是84%。

虽然这些年摩尔定律渐渐失效,虽然台积电的工艺经常面临质疑,但不得不佩服台积电的推进速度,要知道16nm工艺量产也只是不到5年前的事情,那时候的晶体管密度才不过每平方毫米2888万个,5nm已经是它的几乎六倍!

另外,台积电10nm工艺的晶体管密度为每平方毫米5251万个,5nm是它的近3.3倍。

EUV

台积电强调在此过程中广泛使用EUV。值得指出的是,这实际上是台积电第一个基于“主要” EUV的节点。台积电N7和N7P节点是基于DUV的。台积电的第一个生产EUV流程是N7+,但该节点实际上是一个孤立节点,与先前的节点不兼容,除了返回该节点之外,没有明确的迁移路径。另一方面,对于大多数客户而言,N5被设计为从N7迁移的主要途径。台积电表示,在切割,接触,过孔和金属线步骤中,使用了10层以上的EUV层来替代至少4倍的浸没层。这是将其基于EUV的N5节点与利用多重模式的假设N5节点进行比较得出的结果。

台积电在IEDM上展示了一张图表,报告说,与以前的工艺相比,N5首次使用更少的掩模。与基线的1倍N16相比,测量出图中条形的高度,N10使用的mask增加了1.31倍,N7使用的mask增加了1.45倍,而N5使用的mask增加了1.35倍。如果N5是基于多图案DUV的工艺,则掩模数量将激增至1.91倍。换句话说,在使用约60个掩模的14/16nm时,10nm约需要78个掩模,7nm约需要87个掩模,而5 nm则返回到81个掩模。如果没有EUV,则在5nm的时候需要115个掩模。他们没有给出与N7 +的比较,但我们估计它与10nm的掩模数量相当。

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